Extremely basic countdown clock project for the Basys 3 FPGA development board.

A real time clock module is designed and simulated in ModelSim. The language used is Verilog HDL.

Este projeto implementa um sistema modular com comunicação entre diferentes módulos, incluindo um gerador de Fibonacci, um contador de Timer, um controlador baseado em uma máquina de estados, e um módulo wrapper com buffer circular. O sistema é implementado em Verilog e simulado através de um Testbench.

A A collection of Verilog/SystemVerilog projects developed for the DE10-Lite FPGA board using Intel Quartus.